华为于5月25日正式提出半导体“韬定律”（τ定律）。其核心思路是，在不依赖最先进光刻设备进一步缩小制程线宽的情况下，通过系统级创新提升晶片效能与晶体管密度。

该定律强调“时间缩微”替代传统的“几何缩微”：以降低电路时间常数（τ）为目标，借助逻辑折叠、优化信号传播路径等手段，持续压缩时延，从而在相同或更大线宽下实现更高有效密度。华为表示，沿此路线，到2031年高端晶片的晶体管密度有望达到相当于1.4nm制程的水平。

英伟达总裁黄仁勋5月28日在台北回应时表示，这对华为确实是一项突破——他们可以在不把线宽做更细的前提下，把电晶体数量增加一倍，甚至三到四倍。但他同时认为，这对台积电构不成威胁。台积电已在晶片堆叠与3D封装领域深耕近十年，混合键合等技术已相当成熟，行业领先优势明显。

这一表态引发讨论。《环球时报》前总编辑胡锡进在微博撰文，认为黄仁勋的评价可能带有利益考量。他指出，华为提出的以时间缩微为核心、通过系统降低时间常数和逻辑折叠的思路，是半导体领域此前较少被系统性讨论的方向。若该路径走通，对英伟达和台积电的冲击或将大于外界预期。

十个笨蛋加在一起，能比过一个天才吗？它能替代摩尔定律吗？

不能简单替代，也很难靠“数量堆叠”全面超越根本性突破。

先说“十个笨蛋 vs 一个天才”。在工程实现层面，多个中等方案通过良好系统设计，确实可能在特定指标上接近甚至局部超过单一极致方案。这正是当前Chiplet（小芯片）+ 3D堆叠+ 异构计算的逻辑：把多个“不够极致”的die用先进封装连起来，整体性能和功耗表现往往优于单一大die。GPU本身就是“很多相对简单单元并行”战胜“一个极致复杂单元”的典型例子。

但在半导体这种深度依赖物理极限和长期工艺积累的领域，“笨蛋数量”有明显天花板。互连延迟、功耗密度、散热、良率、测试复杂度会随着堆叠层数快速上升。历史上真正改变游戏规则的，往往还是少数人对材料、器件结构或架构的深刻洞见（FinFET、GAA、EUV光刻、高k介质等）。十个平庸方案叠加，很难持续产生指数级、跨越物理瓶颈的进步。协作能放大，但替代不了原生洞察力。

再说它能否替代摩尔定律。它更像是“More than Moore”（超越摩尔）路径的重要补充，而非替代。

摩尔定律的本质是几何缩微带来的晶体管密度指数增长，这在过去几十年是性能提升的主引擎。现在几何缩微已越来越难（成本、功耗、量子效应），行业早已转向多条腿走路：

• 架构创新（专用加速器、数据流优化）

• 3D集成与先进封装（台积电CoWoS、Intel Foveros、三星等都在做）

• 新材料与器件结构

• 以及华为这次强调的“时间缩微”（降低RC延迟、缩短信号路径）

华为的尝试有现实意义——在受制于极紫外光刻设备的情况下，另辟蹊径探索系统级优化空间。这体现了工程韧性，也符合全球半导体从“单一追求最小节点”向“系统级效能最大化”转型的大趋势。

但它很难“替代”摩尔定律，原因有三：

1. 物理天花板依然存在。堆叠和架构优化会遇到新的瓶颈（功耗墙、互连墙、良率墙），最终仍需要器件层面的进步来持续突破。

2. 领先者已在做类似事情。台积电的3D封装已商用多年，Nvidia、AMD、Apple都在用Chiplet+先进封装提升性能。华为的差异在于更强调“时间常数”这个维度，以及在受限条件下的系统性创新。

3. 可持续性与生态。任何新定律都要经受量产验证、成本曲线和完整工具链的考验。目前看，它更可能是与先进节点、先进封装并行的另一条赛道，而不是取而代之。

总结十个聪明人通过优秀系统设计，能干出远超单个平庸方案的事，这在工程界很常见。但十个“笨蛋”想靠堆叠打败一个真正理解物理和架构的天才级突破，概率不高。华为的韬定律如果能落地，会是行业多元路径中的有益一环，让竞争更丰富，也给受制裁环境下的创新提供了新思路。

但它更可能是“摩尔定律放缓后的重要补充”，而非替代品。半导体最终的胜负手，依然是持续逼近物理极限的硬核突破，加上顶尖的系统级整合能力。两者缺一不可。